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职位描述
职责描述：
1. 参与项目需求分析、系统架构设计，完成详细方案设计、编码实现和仿真验证工作。
2. 使用VHDL/Verilog/SystemVerilog语言完成复杂数字电路的FPGA的开发工作。
职位要求：
1. 学历：计算机、电子信息类、通讯等相关专业本科及以上学历。
2. 掌握VHDL/Verilog/SystemVerilog设计语言及FPGA仿真工具和编译工具。
工作地点：上海、北京、西安、成都、长沙、厦门、南京、无锡
1. 参与项目需求分析、系统架构设计，完成详细方案设计、编码实现和仿真验证工作。
2. 使用VHDL/Verilog/SystemVerilog语言完成复杂数字电路的FPGA的开发工作。
职位要求：
1. 学历：计算机、电子信息类、通讯等相关专业本科及以上学历。
2. 掌握VHDL/Verilog/SystemVerilog设计语言及FPGA仿真工具和编译工具。
工作地点：上海、北京、西安、成都、长沙、厦门、南京、无锡
公司简介
"上海合见工业软件集团有限公司（简称“合见工软”）作为自主创新的高性能工业软件及解决方案提供商，以EDA（电子设计自动化，Electronic Design Automation）领域为首先突破方向，致力于帮助半导体芯片企业解决在创新与发展过程中所面临的严峻挑战和关键问题，并成为他们值得信赖的合作伙伴。
合见工软总部位于上海，集团员工约1100人，技术团队占85%，国际EDA专家数量在国内同领域企业中占据优势。在合见工软创新团队中，众多人员拥有15至20年EDA领域从业经验，具备深厚的技术背景和高超的专业能力。怀着“因合而生，创见未来”的发展理念，合见工软将立足中国，走向世界，携手高校精英学子，共同成长。"
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